半导体器件与先进工艺

研究硅基半导体从材料到器件再到工艺的完整链条，涵盖 FinFET、GAA 等先进晶体管结构，RRAM、PCM、FeRAM 等新型非易失存储器件，以及 EUV 光刻等量产工艺的物理极限挑战。

这个方向在研究什么

芯片制造的本质是一套极其精密的印刷术。电路图案用光刻转移到硅片上，再经过离子注入、薄膜沉积、化学蚀刻等数百道工序，垒出三维的晶体管和金属连线。过去五十年摩尔定律（Moore's Law）的延续，靠的是制程工程师每隔几年把光刻分辨率推高一档、把晶体管尺寸再缩一半。走到 2025 年第四季度，台积电 N2 节点开始量产，关键尺寸进入 2 纳米量级，大致是十几个硅原子排成一列的宽度。代价也同步上去，ASML 单台 high-NA EUV（Extreme Ultraviolet，极紫外）光刻机约 3.5 亿美元，全球只有这一家供应商。但 3.5 亿美元的机器解决不了物理层面的尺度极限。很多原本支撑摩尔定律的物理机制，在这个尺度上已经失效。逻辑晶体管沟道缩到几纳米，漏极电场侵入栅极的控制区，栅极还没打开，电子已经从源极滑过去了；存储单元能保住的电荷量降到几十个，随机统计涨落足以自发翻转存储值。计算所需要的两类器件都在与物理斡旋。逻辑晶体管的缓解方式是先改形状，再换材料；存储器件那边则是考虑用另外的方式来存储信息。

平面 MOSFET / FinFET / GAA 三种晶体管结构对比

先看逻辑晶体管这个战场。MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物-半导体场效应晶体管）的工作原理是栅极用电场控住源极和漏极之间硅沟道里的电子流动，电压打开就是 1，关闭就是 0。但沟道里有两股电场在拉锯。栅极从顶部往下压的纵向电场把电子按住，源极到漏极之间的水平电场把电子拉过去。沟道足够长时栅极占主导，能从源到漏整段守住；一旦沟道缩短、源漏挨得更近，漏极的水平电场就侵入栅极的管控区域，把源极一侧的能量势垒提前拉低，栅极还说“关”的时候，电子已经被漏极拉过去了。这就是 DIBL（Drain-Induced Barrier Lowering，漏致势垒降低），短沟道效应（short-channel effect）里最致命的一种。栅极只贴一面，控制力本来就有限，沟道一短就守不住。第一刀下在形状上。FinFET（Fin Field-Effect Transistor，鳍式晶体管）把沟道立起来变成一片“鳍”，栅极三面包，撑住了从台积电 16/14 到 5 纳米的几代节点；GAA（Gate-All-Around，全环绕栅）再进一步，把沟道做成水平的纳米片，栅极四面环绕，这是 N2 这一代的新结构。下一步是 CFET（Complementary Field-Effect Transistor，互补场效应晶体管），N 型和 P 型晶体管垂直堆叠到同一根栅极上，让单位面积密度再翻倍。

这条线上的兵器是 EUV 光刻。13.5 纳米波长的光，光子数稀少到要“数着用”，每条线的边缘都有不可避免的随机起伏（stochastic effects），版图阶段就得把这种统计量考虑进去。最新的 high-NA EUV 把数值孔径（Numerical Aperture, NA）从 0.33 推到 0.55，分辨率提升约 1.7 倍，晶体管密度因此提高约 2.9 倍。但形状和分辨率救不了所有问题。除了短，沟道还得薄。

为什么薄？栅极的电场只能渗进沟道很薄的一层，沟道再厚，下面的电子照样从源极漏到漏极，所以晶体管做小，沟道厚度也得跟着降。第二刀于是切向材料，因为硅无法做到这个厚度。硅是 3D 体相晶体，每个原子四个共价键四面体伸出，切到 1-2 纳米时表面那层硅原子的键找不到对象，长满悬挂键（dangling bonds），缺陷成主导，迁移率塌掉。二维半导体就是为这条边界准备的答案。"二维"不是说几何上没有厚度，单层仍有 0.6 纳米，而是晶体结构本身只有一层平面厚。一片单层在化学键上自洽闭合，不是从 3D 体相切下来的薄片，所以没有悬挂键。以 MoS₂、WSe₂ 为代表的过渡金属硫化物（Transition Metal Dichalcogenides, TMD）天然层状，层内强共价键、层间弱范德华力，像剥石墨一样一层层剥下来，每一层都是完整稳定的晶体，迁移率不因薄而崩。石墨烯迁移率漂亮但零带隙，做逻辑器件没有"关"的那一档。不过这片前沿离量产至少还有一段时间，晶圆级长不出均匀单晶、生长温度太高和 CMOS 后端工艺合不来、欧姆接触电阻又大，每一项都是开放问题。

另一个战场在存储器件。DRAM（Dynamic Random-Access Memory，动态随机存取存储器）用一颗电容里的电荷量代表 0 和 1，电容做小到一定程度，漏电和扰动让电荷再也存不住；Flash 靠 3D NAND 一层层堆维持密度，堆过 200 层之后键合应力压不住，继续堆要付出指数级的工艺代价。两根支柱在物理上同时撞墙，新型存储的思路是不要再"用电荷数存信息"，换一种物理量来记录。RRAM（Resistive Random-Access Memory，阻变存储器）不存电荷，存的是一段几纳米厚氧化物薄膜的电阻状态。施加正向电压，薄膜里的氧空位沿电场排成一根导电细丝，电阻陡降到低阻态，读作 1；反向电压把细丝打散，电阻回到高阻态，读作 0。结构简单到极致，两层电极夹一层介质，能堆成三维高密度阵列；电阻还能在中间连续调，同一颗器件既是存储单元也是模拟乘法器，天然衔接存算一体。最大的难点是变异性。细丝在每颗器件里的成形位置带着随机性，放进阵列就成了良率分布问题，工业界和学术界都在想办法把这个分布压窄。其他几条路线做的是同样的事，只是物理量不同，PCM（Phase-Change Memory，相变存储器）用结晶和非晶的相态，MRAM（Magnetoresistive RAM，磁阻存储器）用磁化方向，FeRAM（Ferroelectric RAM，铁电存储器）用铁电极化的翻转，共同点都是不再数电荷。

核心研究问题

二维半导体沟道材料：硅做到 1-2 nm 表面长满悬挂键、迁移率塌掉，MoS₂、WSe₂ 这类天生单层的材料不塌，但晶圆级单晶生长、CMOS 后端兼容、欧姆接触，每一项都仍是开放问题。
新型非易失存储器件：DRAM 的电容存不住电荷，3D NAND 堆过 200 层压不住应力。RRAM 用电阻态、PCM 用相态、MRAM 用磁化、FeRAM 用极化翻转，谁能在速度、功耗、耐久之间打平还没有答案。
器件变异性及其利用：RRAM 的导电细丝在哪成形带着随机性。做存储，这是良率问题；做存算一体和神经形态，这点随机反而是可用的物理资源。
先进晶体管结构：沟道一短，漏极电场就提前拉低势垒（DIBL）。FinFET 三面包栅、GAA 四面环绕、CFET 垂直堆叠，都是在用几何结构换栅极控制力。
先进工艺与可靠性：FeFET（Ferroelectric FET，铁电晶体管）、高κ 金属栅、二维材料接触、铜互连各有各的失效机制，要靠 ALD（Atomic Layer Deposition，原子层沉积）这类原子层级工艺把界面缺陷压下去。

知识路径

物理线逐级深入（分析→大学物理→量子力学→固体物理→半导体物理），数学是这条链的地基，材料线与器件线在先进工艺汇合，最终延伸至前沿器件。节点对应学习地图里的目录：

graph LR
    AN[分析] --> PHY[大学物理]
    DS[代数] --> QM
    PHY --> QM[量子力学]
    PHY --> HEAT[传热学]
    PHY --> TD[热力学与统计物理]
    QM --> SS[固体物理]
    TD --> SS
    SS --> SP[半导体物理]
    SP --> DEV[半导体器件]
    MAT[材料] --> DEV
    MAT --> PRO[集成电路工艺]
    DEV --> PRO
    DEV --> FRO[前沿器件]
    PRO --> FRO
    DEV --> X[半导体器件与先进工艺]
    PRO --> X
    FRO --> X
    EDA[EDA] --> X
    HEAT[传热学] --> X

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数学：分析（微积分） · 代数（线性代数，量子力学的语言）
物理：大学物理 · 量子力学 · 热力学与统计物理（待建，载流子统计的来源） · 固体物理 · 半导体物理 · 传热学（自热效应与散热）
器件与工艺：半导体器件 · 材料 · 集成电路工艺 · 前沿器件
电路：EDA（TCAD 仿真、DRC/LVS 工具链）

这个方向适合谁

适合真心喜欢物理的人。量子力学、固体物理、半导体物理这条线学得扎实是基础，因为这个方向做的就是在物理机制层面找出路。日常分两种，做实验的泡超净间和探针台，长薄膜、做器件、量曲线，一轮工艺几周起步；做仿真的用 TCAD（Technology Computer-Aided Design）跑器件、建模型，不用进超净间。共同点是慢，成果以年计，它奖励把一个机制深入钻研的耐心，喜欢即时反馈的人会很难受。

学术界

课题组

境内

高伟民 清华

EUV光刻工艺 | 计算光刻与OPC | 设计工艺协同优化
潘立阳 清华

嵌入式非挥发闪存 | ULSI制造工艺 | 图像传感器件
曲伟峰 清华

先进制程硅衬底 | 超宽禁带半导体材料 | 晶圆制备工艺
谢丹清华

二维材料FET器件 | 光电与X射线探测 | 气体与生物传感
任天令 清华

亚纳米栅极晶体管 | 二维材料逻辑与存储 | 柔性智能传感系统
田禾清华

二维材料晶体管 | 忆阻器存算一体 | 神经形态感知系统
吴华强 清华

忆阻器存算一体 | 新型存储器件 | 神经形态芯片
唐建石 清华

RRAM 新型存储器件 | 单片三维异质集成 | 碳基逻辑器件
张卫复旦

铁电存储器阵列 | FinFET 工艺优化 | 二维材料晶体管
孙清清 复旦

ALD 先进工艺 | 二维半导体晶圆集成 | 阻变/铁电存储器
包文中 复旦

晶圆级二维半导体生长 | 逻辑 / 存储 / 光电多类集成 | 二维神经网络芯片
刘明复旦

阻变存储器物理机制 | 新型非易失存储器 | 高密度存储集成
刘春森 复旦

超快二维闪存器件 | 后硅晶体管工程 | 存算一体芯片
王水源 复旦

高性能二维晶体管 | 铁电存储器件 | 神经形态仿生器件
周鹏复旦

二维半导体晶体管 | 闪存与非易失存储 | 二维-硅异构集成
陈琳复旦

铁电存储器芯片 | 忆阻器与神经形态器件 | 三维集成互连
蒋玉龙 复旦

先进 CMOS 工艺与器件 | 源漏栅欧姆接触技术 | 铜互连与功率器件
孙正宗 复旦

二维半导体规模化生长 | 二维电子器件
陈时友 复旦

半导体器件 TCAD 仿真 | 第一性原理计算 | 器件可靠性物理
万景复旦

新型半导体器件物理 | AI 驱动工艺优化
王竞立 复旦

新型沟道晶体管 | 铁电负电容器件
江安全 复旦

铁电集成器件 | 非易失铁电存储
魏莹芬 复旦

CMOS 兼容铁电存储 | 铁电薄膜材料物理
黄如北大

GAA 逻辑器件 | 铪基铁电存储 | 神经形态器件
张兴北大

FinFET/GAAFET 结构 | 先进 CMOS 工艺 | 器件建模与仿真
康晋锋 北大

RRAM 存储器件 | 铁电存储器 | 存算一体系统
蔡一茂 北大

高密度高可靠 RRAM | 存算一体智能芯片 | 神经形态器件
龙世兵 中科大

阻变存储器（RRAM） | 超宽禁带功率与探测器件 | 微纳加工与存储电路
石媛媛 中科大

晶圆级二维半导体外延 | 二维材料逻辑晶体管 | 神经形态存储器件
赵超中科院

III-V/Si 异质外延工艺 | 硅基光电集成 | AI 辅助半导体生长
纪志罡 交大

新兴存储器可靠性物理 | 器件变异与硬件安全 | 工艺-电路协同设计
缪峰南大

二维材料忆阻器 | 铁电类脑计算器件 | 传感存储一体芯片
王欣然 南大

晶圆级二维半导体单晶外延 | 二维半导体晶体管与集成电路 | DTCO 工艺协同
马忠元 南大

硅基阻变存储器 | 浮栅闪存与三维集成 | 神经形态器件阵列
施毅南大

二维半导体材料与晶体管 | 量子极限接触工程 | 二维 IC 与新型显示器件
赵昱达 浙大

二维材料晶体管与存储 | 低功耗阻变存储器 | 感存算一体器件
程然浙大

FeFET 铁电存储器件与可靠性 | 新型非易失存储工艺 | 低温逻辑器件

境外

Mansun Chan（陳文新） 港科大

先进逻辑器件（CFET | 2nm 以下） | 2D 材料器件与建模 | BSIM SPICE 工业标准模型
H.-S. Philip Wong（黃漢森） Stanford

新型非易失存储器件 | 氧化物碳管逻辑晶体管 | 单片3D存算一体
Tsu-Jae King Liu（劉金智潔） UC Berkeley

FinFET 与纳米片器件 | 新型逻辑 / 非易失存储器件 | NEM 开关与超低功耗电路
Shimeng Yu（余诗孟） Georgia Tech

RRAM/FeFET/MRAM 存储器件 | 存算一体芯片设计 | 器件可靠性建模
Mark Lundstrom Purdue

纳米尺度晶体管物理极限 | MOSFET 缩放与载流子输运 | 计算电子学与仿真工具